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職位職責(zé)： 1. 參與芯片系統(tǒng)架構(gòu)討論，負責(zé)模塊級微架構(gòu)的設(shè)計與定義，撰寫設(shè)計文檔。 2. 負責(zé)傳感器信號處理及數(shù)據(jù)路徑相關(guān)算法的RTL實現(xiàn)、優(yōu)化與集成。 3. 使用Verilog/SystemVerilog進行數(shù)字IP的RTL設(shè)計、仿真、調(diào)試和性能評估。 4. 協(xié)同驗證及后端團隊，完成綜合、形式驗證、STA及DFT等工作，確保設(shè)計質(zhì)量。 5. 分析與解決設(shè)計、驗證及芯片量產(chǎn)過程中的關(guān)鍵技術(shù)問題。 6. 編寫和維護設(shè)計規(guī)格、仿真報告等關(guān)鍵技術(shù)文檔。 任職要求： 1. 微電子、電子工程、計算機相關(guān)專業(yè)，本科5年或碩士3年以上數(shù)字IC設(shè)計經(jīng)驗。 2. 精通數(shù)字IC前端設(shè)計流程和方法學(xué)。 3. 精通Verilog/SystemVerilog，具備編寫高質(zhì)量、可綜合RTL代碼的能力。 4. 熟練使用VCS、DC、PT等主流EDA工具；有FPGA原型驗證經(jīng)驗者更佳。 5. 有實際芯片流片（Tape-out）經(jīng)驗者優(yōu)先。 6. （優(yōu)先）具備傳感器、低功耗設(shè)計（UPF）、或相關(guān)算法硬件加速經(jīng)驗者優(yōu)先。 7. （優(yōu)先）具備Python/Perl/Tcl等腳本編程能力者優(yōu)先。 8. 具備良好的問題分析、解決能力，以及團隊協(xié)作和溝通能力。